作品 | 個人作品集

真實專案: 4
精選專案: 3
涵蓋領域: 3

專案列表

輸出與負載暫態圖，比較採用 DFC 的補償響應與未補償時的持續振盪響應。 — 有無 DFC 的負載暫態比較。

電源／穩壓器★ 精選專題完成

增益峰值抑制與暫態響應強化的無外部輸出電容線性穩壓器

本專案以文獻提出的 DFC 架構為基礎，由我完成電路實作、小訊號與 PVT／Monte Carlo 驗證，並加入及迭代 transient accelerator 路徑。

操作條件: 810
蒙地卡羅樣本: 1000

驗證階段與範圍: Schematic-level 設計與模擬研究

下一步重點下一步將強化重載最差條件的穩定裕度，並降低 TA 的穩態非理想電流。

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整合式 SAR ADC 類比前端電晶體層級 schematic，包含 CDAC、取樣路徑與動態比較器。 — 整合式類比前端電晶體層級實作。

混合訊號★ 精選專題完成

6-bit SAR ADC 類比前端設計與整合驗證

完成 6-bit SAR ADC 的 CDAC、StrongARM comparator 與 floating-VTOP 類比前端整合，並透過設計迭代降低 kickback。

解析度: 6 bit
標稱轉換誤差: −0.0469 LSB

日期: 2026-07
驗證階段與範圍: Transistor-level

下一步重點本階段已完成 CDAC、StrongARM comparator 與 floating-VTOP 介面的類比前端整合；閉迴路控制、線性度及實體驗證列為下一階段工作。

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2.4 GHz 模擬 noise-figure Monte Carlo 直方圖，多數樣本集中於約 1 dB 附近。 — 特定條件下的 2.4 GHz 模擬 noise-figure 分布。

射頻積體電路★ 精選專題完成

2.4 GHz 疊接共源低雜訊放大器設計與穩健性分析

完成一個 2.4 GHz、180 nm CMOS、具源極退化的 cascode common-source LNA schematic／pre-layout 設計。45-case PVT 驗證中，S12、NF 與 input P1dB 均為 45/45，並進一步界定輸出匹配及偏壓／功耗穩健性的後續優化方向。

PVT 驗證: 45 cases
核心 RF 指標: S12 / NF / P1dB

日期: 2026
驗證階段與範圍: Schematic

下一步重點輸出匹配與偏壓／功耗穩健性的共同最佳化。

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完整 DLDO 實體佈局，左側為重複排列的控制電路列，右上方為具有密集繞線的 PMOS 功率級，並可見長距離垂直電源連線。 — 整合式 DLDO 電路的完整實體佈局。

電源／穩壓器專題完成

8 位元 DLDO 設計、佈局與 Pre-/Post-Layout Simulation

完成由 latch comparator、8-bit 飽和型 UP／DOWN counter、binary-sized PMOS array 與回授路徑構成的 DLDO，並比較 pre-layout 與 post-layout 行為。

驗證層級: Pre / Post
實體設計成果: Layout

驗證階段與範圍: 前佈局與萃取後模擬

驗證邊界目前成果聚焦 pre-layout 與 post-layout 的相對行為比較；完整測試條件與 signoff 範圍需補充後，才適合進行絕對規格比較。

下一步重點補完整測試條件，並持續驗證寄生延遲、clock skew 與 layout asymmetry。

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