8 位元 DLDO 設計、佈局與 Pre-/Post-Layout Simulation
設計並整合一個由 latch comparator、8-bit 飽和型 UP/DOWN counter、binary-sized PMOS array 與回授負載構成的 DLDO，並比較 pre-layout 與 post-layout 模擬，分析寄生 RC、clock skew 與不對稱 layout 對時序和穩壓行為的影響。
Quick Summary
30 秒專案摘要
- 專案目標
- 完成由 latch comparator、8-bit 飽和型 UP／DOWN counter、binary-sized PMOS array 與回授路徑構成的 DLDO，並比較 pre-layout 與 post-layout 行為。
- 我的貢獻
- 設計並整合 comparator、飽和型 counter 與 PMOS power array，完成報告中的區塊佈局，並比較 pre-layout／post-layout 行為。
- 最強已驗證結果
- 佈局前／後模擬 · 已執行
- 主要限制／重新設計重點
- 未記錄 DRC、LVS 與完整 PEX signoff，也未進行晶片量測。
- 驗證層級
- 前佈局與萃取後模擬
目標規格與最終結果
僅在原始報告明確定義驗收門檻時判定通過或未達標；未定義門檻的項目只呈現量測結果，不事後補定規格。
原始報告提供 Presim 與 Postsim 結果，但沒有定義完整的數值驗收門檻、部分指標單位、完整輸入／負載步階條件或 clock frequency。因此本表只呈現 Presim 與 Postsim 比較，不作 Pass／Fail 判定。
設計基準
- 架構
- Latch comparator → 8-bit up/down counter → binary PMOS switch array → load
- 參考電壓
- VREF = 0.85 V
- 控制解析度
- 8-bit up/down counter
- Power stage
- Binary-sized PMOS array
- Reported layout dimensions
- 26.025 × 25.345 = 659.6原始報告未標示尺寸與面積單位，不自行補上 µm 或 µm²。
- Verification scope
- Presim and Postsim comparison
目標規格與最終結果
| 指標 | 目標 | Presim | Postsim | 狀態 | 備註 |
|---|---|---|---|---|---|
| Line settling time（rise） | 原報告未定義 | 4.74 µs | 11.5 µs | 僅呈現結果 | — |
| Line settling time（fall） | 原報告未定義 | 4.85 µs | 11.3 µs | 僅呈現結果 | — |
| Line undershoot | 原報告未定義 | 65.21 mV | 73.08 mV | 僅呈現結果 | — |
| Line overshoot | 原報告未定義 | 80.42 mV | 86.03 mV | 僅呈現結果 | — |
| Line regulation | 原報告未定義 | 0.002106 | -0.006401 | 僅呈現結果 | 原始報告未標示單位與計算定義。 |
| Load settling time（rise） | 原報告未定義 | 12.7 µs | 24.8 µs | 僅呈現結果 | — |
| Load settling time（fall） | 原報告未定義 | 11.6 µs | 23.6 µs | 僅呈現結果 | — |
| Load undershoot | 原報告未定義 | 397.6 mV | 402 mV | 僅呈現結果 | — |
| Load overshoot | 原報告未定義 | 139 mV | 140 mV | 僅呈現結果 | — |
| Load regulation | 原報告未定義 | -0.4411 | 0.2143 | 僅呈現結果 | 原始報告未標示單位與計算定義，因此不得解讀為百分比、V/A 或其他單位。 |
| Output ripple | 原報告未定義 | 34.3 mV | 35.3 mV | 僅呈現結果 | — |
| Quiescent current | 原報告未定義 | 2.256 µA | 4.152 µA | 僅呈現結果 | — |
本頁目錄
視覺摘要
關鍵指標
- 線路上升穩定時間
- 4.74 → 11.5 µs
- 線路下降穩定時間
- 4.85 → 11.3 µs
- 負載上升穩定時間
- 12.7 → 24.8 µs
- 負載下降穩定時間
- 11.6 → 23.6 µs
視覺摘要
驗證涵蓋範圍
- 已執行電路圖設計
- 已執行已報告區塊佈局
- 已執行佈局前／後模擬
- 後續驗證階段DRC／LVS／完整 PEX signoff
- 本階段範圍外晶片驗證
佈局前後比較
線路上升穩定時間
線路下降穩定時間
負載上升穩定時間
負載下降穩定時間
輸出漣波
靜態電流
問題與設計目標
本專案設計並整合一個 DLDO，由 latch comparator、8-bit 飽和型 UP／DOWN counter、binary-sized PMOS array 與 output-feedback path 構成。
我的貢獻
- 設計 latch comparator 與輸出保持邏輯
- 設計 8-bit UP／DOWN counter
- 加入上下界飽和保護，使 counter 在 0 與 255 停止
- 設計 binary-sized PMOS power array
- 整合 comparator、counter、power array 與 feedback
- 完成相關 layout
- 比較 presim 與 postsim
- 除錯 clock skew、routing RC、drive strength 與 comparator asymmetry
架構與方法
- Latch Comparator
- 8-bit Saturating UP／DOWN Counter
- Binary PMOS Array
- VOUT and Load
- Feedback
架構中的 comparator reference 約為 0.85 V。Counter output 控制八個 binary-weighted PMOS branches，提供約 1× 至 128× 的相對驅動能力；saturation guard 避免 00000000 與 11111111 發生 count wraparound。
設計與驗證方法
完成 comparator、8-bit saturating counter、PMOS power array 與 feedback path 的整合後，比較 presim 與 postsim，觀察 parasitic RC、clock skew、drive strength 與 layout asymmetry 對 settling、ripple、quiescent current 和 transient excursions 的影響。
目前的專案紀錄未完整定義製程、時脈頻率、負載條件與所有量測單位，因此下列數字只作 pre-layout／post-layout 比較，不宣稱為完整規格 signoff。
Layout Implementation
本專案完成整合電路與分段式 PMOS 功率陣列的實體佈局。現有證據支持這些 reported layout 已完成，並以萃取後網表進行 post-layout simulation；但不能據此宣稱已完成 DRC、LVS、完整 PEX signoff、tapeout 或晶片量測。
實體實作證據
整體圖呈現電路整合與繞線範圍；第二張圖則呈現分段式功率元件的重複排列結構。
整合電路佈局
分段式功率陣列
完成實體佈局，並以萃取後網表進行 post-layout simulation。下方波形比較提供模擬證據，同時保留既有驗證邊界。
驗證結果
Pre-layout／post-layout 比較
- Line-settling rise：presim 4.74 µs；postsim 11.5 µs
- Line-settling fall：presim 4.85 µs；postsim 11.3 µs
- Load-settling rise：presim 12.7 µs；postsim 24.8 µs
- Load-settling fall：presim 11.6 µs；postsim 23.6 µs
- Output ripple：presim 34.3 mV；postsim 35.3 mV
- Quiescent current：presim 2.256 µA；postsim 4.152 µA
線性暫態比較
比較輸入電壓切換後的輸出恢復情形，觀察萃取寄生效應對穩定時間的影響。
PRE-LAYOUT
EXTRACTED POST-LAYOUT
圖中的穩定時間標記顯示，納入寄生效應後，線性暫態的輸出恢復時間增加。
負載暫態比較
比較指定負載電流切換下的輸出偏移與恢復情形。
PRE-LAYOUT
EXTRACTED POST-LAYOUT
佈局後結果呈現較長的穩定時間與較明顯的暫態偏移，顯示萃取寄生效應對負載切換響應的影響。
輸出漣波比較
比較穩態輸出漣波在佈局前與納入萃取寄生效應後的變化。
PRE-LAYOUT
EXTRACTED POST-LAYOUT
兩者維持相近的週期性趨勢；專案紀錄中的峰對峰漣波由佈局前 34.3 mV 增至佈局後 35.3 mV。
Post-layout transient excursions
- Line undershoot：73.08 mV
- Line overshoot：86.03 mV
- Load undershoot：402 mV
- Load overshoot：140 mV
工程洞見
- Post-layout parasitic delay 顯著增加 settling time
- Long routing 可能造成 clock skew 與 counter glitches
- Comparator layout asymmetry 可能造成 logic errors
- 數位邏輯正確仍不足以涵蓋 drive strength、setup／hold timing 與 interconnect delay
- Post-layout verification 揭露 presimulation 未呈現的問題
驗證邊界與限制
- 目前未完整記錄製程、時脈頻率、負載條件與測試定義
- 沒有明確 DRC／LVS／完整 PEX signoff 證據
- 沒有晶片量測
- Line regulation、load regulation 與 schematic area 因缺少明確單位和足夠測試條件，未作為正式規格公開
下一步重點
- 明確記錄製程、時脈頻率、負載條件與量測定義
- 針對 long routing、clock skew、counter glitches 與 comparator asymmetry 進一步驗證
- 共同設計 physical layout 與 mixed-signal control-loop timing
- 在有完整證據後再記錄 DRC、LVS 與 PEX 狀態
使用工具或工作流程
- Schematic design
- IC layout
- Pre-layout simulation
- Post-layout simulation