混合訊號精選專題完成

2026-07

6-bit SAR ADC 類比前端設計與整合驗證

完成一個 6-bit single-ended SAR ADC 類比前端的分階段設計與整合，包含 binary-weighted charge-redistribution CDAC、StrongARM 動態比較器及浮接 VTOP 介面，並針對 comparator kickback 與 mismatch 進行除錯與設計迭代。

日期: 2026-07
狀態: 專題完成
專案領域: 混合訊號

使用技術

驗證階段與範圍

Transistor-level
Schematic／pre-layout
類比前端範圍已完成
Closed-loop ADC 尚未完成

Quick Summary

30 秒專案摘要

專案目標: 完成 6-bit SAR ADC 的 CDAC、StrongARM comparator 與 floating-VTOP 類比前端整合，並透過設計迭代降低 kickback。
我的貢獻: 設計並驗證 CDAC 與 StrongARM comparator，完成 floating-VTOP 整合，並分析 kickback 與 mismatch 造成的決策失敗。
最強已驗證結果: 整合後 kickback · ≈ 43–60 mV → ≈ 11.7–16.4 mV
主要限制／重新設計重點: 比較器在製程與不匹配蒙地卡羅下仍有未解決的判斷率限制。
驗證層級: Transistor-level

目標規格與最終結果

僅在原始報告明確定義驗收門檻時判定通過或未達標；未定義門檻的項目只呈現量測結果，不事後補定規格。

本專案完成 6-bit CDAC 與 StrongARM comparator 的 transistor-level nominal 類比介面整合，但尚未完成 closed-loop SAR logic、完整 transfer curve、DNL/INL、動態性能、combined MC、PVT 或 PEX signoff。

設計基準

製程: U18 0.18 µm CMOS
模擬器: HSPICE transient
VDD: 1.8 V
VCM: 0.9 V
VREFH / VREFL: 1.4 V / 0.4 V
Reference span: 1.0 V
解析度: 6 bit
Ideal LSB: 15.625 mV
Final CDAC unit capacitor: 20 fF
Final CDAC total capacitance: 1.28 pF
Comparator: StrongARM dynamic comparator；DOUT = p
Target input: Vin = 1.0 V
Ideal final code: 100110₂ = 38₁₀

目標規格與最終結果

指標	目標	結果	範圍	狀態	備註
Comparator nominal sensitivity	Correct polarity at ±1 mV test inputs	Correct decisions at nominal and five process corners	Standalone comparator	通過	—
Vin = 1.0 V manual SAR sequence	All bit decisions correct	All trial decisions passed	Integrated transistor-level transient	通過	—
最終輸出碼	100110₂	100110₂	Vin = 1.0 V manual sequence	通過	—
固定 pattern 輸入掃描	Comparator polarity follows the measured decision-margin sign	Correct polarity from Vin = 0.45 to 1.35 V	Fixed manual pattern	通過	此結果不是完整 closed-loop Vin-to-code transfer curve。
Final VTOP error	原報告未定義獨立數值門檻	893.0169 mV versus 893.7500 mV theoretical；error = -0.7331 mV = -0.0469 LSB	Integrated nominal transient	僅呈現結果	—
Comparator kickback	原報告未定義獨立數值門檻	Improved from approximately 43–60 mV to 11.7–16.4 mV	Integrated design iteration	僅呈現結果	—
Comparator mismatch robustness	原報告未定義正式 yield 門檻	Approximately 84.8%–87.6% correct at ±8 mV over 1000 process + mismatch runs	Standalone comparator Monte Carlo	初步結果	Mismatch-induced offset 仍是主要限制，不能宣稱 robust yield。
Closed-loop SAR transfer	Complete Vin-to-code conversion over the reference range	尚未完成	Full ADC	尚未驗證	—
DNL / INL / missing codes	需要完整 transfer curve；原專案尚未完成	尚未驗證	Static linearity	尚未驗證	—
SNDR / ENOB / SFDR	Sampling frequency 與 input bandwidth 尚未定義	尚未驗證	Dynamic performance	尚未驗證	—
Combined MC / PVT / PEX	Meet the same functional and performance criteria after combined variation and extraction	尚未完成	Robustness and post-layout signoff	尚未驗證	—

視覺摘要

關鍵指標

解析度: 6 bit
理想 LSB: 15.625 mV
Vin = 1.0 V 最終碼: 100110₂ = 38
最終 VTOP: 893.0169 mV

視覺摘要

驗證涵蓋範圍

已執行CDAC 獨立驗證
已執行比較器標稱／corner
已執行標稱整合驗證
已執行手動 SAR 序列
後續驗證階段數位閉迴路Closed-loop SAR control 與自動逐位元轉換
後續驗證階段靜態線性度完整轉移曲線、DNL／INL 與 missing code
後續驗證階段穩健性與動態效能整合蒙地卡羅、PVT 與動態指標
後續驗證階段實體驗證Layout 與 PEX

Kickback 設計迭代

整合後 kickback

初始≈ 43–60 mV

最終≈ 11.7–16.4 mV

問題與設計目標

本專案完成 6-bit single-ended SAR ADC 類比前端的分階段設計與整合，範圍涵蓋 binary-weighted charge-redistribution CDAC、StrongARM dynamic comparator，以及兩者的 floating-VTOP interface。驗證聚焦於 nominal transistor-level integration、comparator kickback 與 mismatch 相關的決策失敗，不包含完整 closed-loop SAR ADC。

我的貢獻

建立 6-bit binary-weighted CDAC
驗證 sample／conversion phase 與 charge redistribution
建立 manual SAR binary-search sequence
執行 CDAC capacitor-mismatch Monte Carlo
建立 StrongARM dynamic comparator
驗證 reset、evaluation、polarity、nominal sensitivity 與 process corners
執行 comparator process＋mismatch Monte Carlo
將 CDAC 浮接 VTOP 與 comparator input 整合
由模擬量化並定位 comparator kickback
調整 comparator 尺寸及 CDAC unit capacitor
比較 theoretical margin 與模擬 VTOP
明確區分 nominal pass、standalone pass 與 combined robustness

架構

簡化架構示意：此圖只呈現類比前端的核准公開範圍，並非完整 SAR ADC 原理圖。

Sampling Input
6-bit CDAC
Floating VTOP
StrongARM Comparator
p／q Decision

設計與驗證方法

先分別驗證 CDAC 的 sampling、conversion 與 charge redistribution，以及 StrongARM comparator 的 reset、evaluation、polarity、nominal sensitivity、process corners 與 process＋mismatch Monte Carlo。之後把 floating VTOP 接至 comparator input，由模擬量化 kickback，並以 comparator 尺寸和 CDAC unit capacitance 進行迭代。

核心設計基準如下：

Resolution：6 bit
Process：0.18 µm CMOS
VDD：1.8 V
VREFH／VREFL：1.4 V／0.4 V
Reference span：1.0 V
VCM：0.9 V
Ideal LSB：15.625 mV
Final CDAC Cu：20 fF
Final CDAC total capacitance：1.28 pF
Comparator：StrongARM dynamic comparator

設計挑戰與工程決策

案例 01

過早進入 Regeneration 導致判斷正確率不足

已改善

設計挑戰

初版 StrongARM comparator 在相關驗證中的正確判斷率只有約 60%。

根因判斷

Tail current 過強，使 comparator 在 input pair 尚未充分建立輸入差動電流之前，就過快進入 latch regeneration phase。初始差動訊號尚未充分形成時，regeneration 更容易放大 mismatch、noise 或內部節點不對稱，造成錯誤判斷。

設計處理

縮小 tail-current MOSFET，使 evaluation current 降低並延後 regeneration 開始時間，讓 input pair 有更多時間建立與輸入極性一致的差動訊號。

結果

Comparator 的正確判斷率與 tested condition 下的 decision robustness 獲得改善；沒有推定未記錄的最終百分比或 all-corner yield。

取捨或下一步

縮小 tail device、降低 evaluation current 可能延長 regeneration delay 並降低比較速度。

Decision time
Regeneration delay
Correctness
Setup margin

仍需在 PVT、mismatch 與目標 clock period 下共同驗證以上項目。

案例 02

Comparator Kickback 破壞小位元判斷

已改善

設計挑戰: CDAC standalone 的理論 decision margin 正常，但與 StrongARM comparator 整合後，部分 trial bit 出現錯判。
根因判斷: Comparator evaluation 對浮接 VTOP 造成約 43–60 mV 的 kickback disturbance，大於 b4 約 25 mV 與 b1 約 9.375 mV 的 decision margin。因此主要問題是 analog interface coupling，而不是 SAR trial-code pattern。
設計處理: 延續前一案例的 comparator timing 修正，整合介面再分階段迭代：
調整並縮小 comparator input／tail devices，降低切換注入電荷。
將 CDAC unit capacitor 從 10 fF 增至 20 fF。
使 Ctotal 增至 1.28 pF，降低相同 kickback charge 造成的 VTOP 電壓擾動。
結果: Kickback 降至約 11.7–16.4 mV。Vin = 1.0 V 的 nominal manual sequence 中，所有 trial decision 均通過，final error 約為 −0.0469 LSB。
取捨或下一步: 這只支持 nominal transistor-level integration improvement，不代表 combined Monte Carlo yield、完整 closed-loop SAR ADC、DNL／INL completed、complete ADC robustness 或 tapeout readiness。

案例 03

Comparator Mismatch 與 Kickback 的尺寸取捨

已找出根因

設計挑戰

Standalone comparator 通常希望增加 input pair 與 latch device 面積，以降低 mismatch-induced offset；integrated interface 則希望 comparator 更小，以降低 input loading、switching charge、kickback 與 dynamic energy。

根因判斷

較大的 comparator 可降低 mismatch、提高 regeneration gm，但會增加 input capacitance、kickback charge 與 dynamic energy。較大的 CDAC 可降低 kickback voltage 與 capacitor mismatch，但會增加 area、reference switching energy、sampling RC 與 settling time。

設計處理

目前以縮小 comparator input／tail devices 並將 CDAC Cu 增至 20 fF，作為 nominal integration bring-up 的折衷修正。

結果

Nominal integration 已改善，但 comparator process＋mismatch Monte Carlo 仍存在約 12–15% failure，代表 nominal／corner pass 不等於 yield pass。

取捨或下一步

下一步必須共同執行：

Combined Monte Carlo
Decision-time sweep
Clock-period verification
CDAC settling sweep
Energy-per-conversion analysis

用以尋找 comparator size、tail current 與 CDAC size 的合理平衡。

電晶體層級實作

本專題完成 CDAC、動態比較器與取樣網路之電晶體層級實作與整合。電路拓撲參考常見 SAR ADC 架構；schematic implementation、尺寸設計、整合與模擬驗證由作者完成。

整合式、CDAC 與比較器 schematic

完整視圖呈現類比前端整合後的訊號路徑；兩張局部視圖則以較易讀的比例保留二進位權重 CDAC 分支，以及比較器的再生節點與時脈控制元件細節。

完整 SAR ADC 類比前端 schematic，左側為二進位權重 CDAC 與取樣開關，中間及右上為時脈控制的動態比較器，並標示 VTOP、VCM、clock 與 decision 節點。 — CDAC、取樣路徑與動態比較器的整合式電晶體層級 schematic。

二進位權重 CDAC schematic，包含 VTOP bus、由 CLK_SAMP 控制的取樣開關、VCM 連接，以及由 VBDUM 與 VB1 至 VB6 控制的 10 至 320 fF 電容分支。 — SAR ADC 類比前端所使用之二進位權重 CDAC 與取樣開關電晶體層級實作。

動態比較器 schematic，呈現時脈控制的預充電元件、交互耦合再生節點、連接 VCM 與 VTOP 的輸入對、尾端元件，以及 p、q 輸出。 — SAR ADC 類比前端所使用之時脈控制動態比較器電晶體層級實作。

獨立 mismatch 與 nominal 整合

獨立 CDAC 分布建立 mismatch study 證據；整合暫態則記錄 nominal input case 的 manual bit-by-bit conversion sequence。

以 LSB 表示的 CDAC error Monte Carlo 直方圖，分布集中於約負 0.16 LSB。 — 報告中 standalone CDAC mismatch study 的 final-error 分布。

上下排列的 sampling control、comparator clock、階梯狀 VTOP、common-mode reference 與互補 p／q 決策曲線，呈現 manual conversion sequence。 — 1.0 V manual conversion case 的 nominal integrated transient。

整合改善與驗證

Vin = 1.0 V manual conversion（nominal integrated result）

Ideal code：100110₂ = 38
Final code：100110₂
Final VTOP：893.0169 mV
Theoretical VTOP：893.7500 mV
Error：−0.7331 mV = −0.0469 LSB

Kickback reduction（design iteration）

Initial integrated kickback：約 43–60 mV
Final integrated kickback：約 11.7–16.4 mV
改善方式為縮小 comparator input／tail 尺寸，並把 Cu 由 10 fF 增至 20 fF

Standalone CDAC Monte Carlo

1000 runs
Final error mean：約 −0.160 LSB
Standard deviation：約 0.012 LSB
Mismatch 並非依最終 post-layout MIM-capacitor geometry 建立，不能解讀為 DNL／INL yield

尚未解決的穩健度問題

Nominal 與五個 process corners 可分辨 ±1 mV
在 ±8 mV、1000-run process＋mismatch Monte Carlo 下，正確決策率僅約 84.8%–87.6%
此結果是未解決的 mismatch limitation，不是成功的 yield 指標

問題發現與尚未解決的 comparator mismatch

早期整合波形記錄迭代期間的錯誤決策；最終 ±8 mV Monte Carlo 圖仍含 wrong-polarity outcome，因此用來呈現剩餘限制。

上下排列的 clock、VTOP、common-mode 與 comparator-output 暫態，在 manual conversion sequence 中可見 p／q 維持錯誤決策狀態。 — 用於定位 decision failure 並迭代 comparator 與 CDAC 的早期 integrated transient。

左右並排的 comparator decision 直方圖，各自以預期的正向或負向輸出狀態為主，但仍保留較小的 wrong-polarity 群組。 — ±8 mV process＋mismatch Monte Carlo decision 分布，其中仍包含 wrong-polarity outcome。

這些圖片支持 root-cause analysis 與改善追蹤，不代表 combined analog-front-end yield 已通過。

工程洞見

初期 netlist 曾只模擬 comparator，未真正包含 CDAC
Integrated v1 的 kickback 遠大於小 margin bit
縮小 comparator 有利於降低 kickback，但可能惡化 mismatch offset
增大 CDAC 有利於降低 kickback 與 kT/C noise，但增加面積、settling time 與 switching energy
Standalone 子電路通過不代表 integrated yield 通過

驗證邊界與限制

目前完成的是 analog-front-end scope，不是完整 SAR ADC。尚未完成：

Closed-loop SAR control
Automated bit-by-bit conversion
Full input transfer curve
DNL 與 INL
Missing-code verification
Offset 與 gain-error extraction
Combined CDAC＋switch＋comparator Monte Carlo
Full PVT robustness
Sampling-frequency definition
FFT、SNR、SNDR、SFDR、THD 與 ENOB
Layout 與 PEX
Silicon measurement

因此不能宣稱 closed-loop conversion、DNL／INL、ENOB、Monte Carlo yield 或 post-layout verification 已通過。

下一步重點

建立 closed-loop SAR control 與 automated bit-by-bit conversion
完成 full input transfer、DNL／INL、missing-code、offset 與 gain-error 驗證
執行 combined Monte Carlo 與完整 PVT robustness
定義 sampling frequency，並評估 FFT、SNR、SNDR、SFDR、THD 與 ENOB
完成 layout、PEX 與晶片量測

使用工具或工作流程

Synopsys HSPICE