增益峰值抑制與暫態響應強化的無外部輸出電容線性穩壓器
研讀並實作一個以 damping factor control 抑制 gain peaking 的無外部輸出電容線性穩壓器，並加入 transient accelerator 改善負載暫態。專案涵蓋小訊號分析、偏壓與參考電壓、PVT 條件掃描及最差條件 Monte Carlo。
Quick Summary
30 秒專案摘要
- 專案目標
- 本專案以文獻提出的 DFC 架構為基礎，由我完成電路實作、小訊號與 PVT／Monte Carlo 驗證，並加入及迭代 transient accelerator 路徑。
- 我的貢獻
- 完成文獻研究、電路實作、小訊號與 PVT／Monte Carlo 驗證，並設計及迭代 transient accelerator 路徑。
- 最強已驗證結果
- 負載暫態過衝 · 189 mV → 126 mV
- 主要限制／重新設計重點
- 重載最差相位裕度約 55°，低於原先大於 60° 的目標。
- 驗證層級
- Schematic-level 設計與模擬研究
目標規格與最終結果
僅在原始報告明確定義驗收門檻時判定通過或未達標；未定義門檻的項目只呈現量測結果，不事後補定規格。
除 phase margin > 60° 外，原始報告沒有為大多數性能數值定義明確驗收門檻。因此只有 phase margin 可判定是否達標，其餘項目僅呈現結果。
設計基準
- 製程
- U18 0.18 µm CMOS
- 穩壓輸出
- 1.0 V nominal；tolerance not originally defined
- 輸入電壓範圍
- 1.2 to 1.8 V
- 溫度
- -40, 50, and 125 °C
- 負載範圍
- 100 µA to 100 mA
- PVT sweep
- 810 conditions
- Monte Carlo
- 1000 runs with process and mismatch enabled at selected worst-case conditions
目標規格與最終結果
| 指標 | 目標 | 結果 | 範圍 | 狀態 | 備註 |
|---|---|---|---|---|---|
| 相位裕度 | > 60° | No-MC worst = 66.157° heavy / 66.305° light；MC worst ≈ 55° heavy / ≈ 64° light | 810-condition PVT + 1000-run MC | 部分通過 | Non-MC 與輕載 MC 達標，但重載 MC 最差值低於 60°。 |
| 輸出電壓範圍 | 1.0 V nominal；原報告未定義容許誤差 | Approximately 0.95 to 1.07 V under MC | 1000-run MC | 僅呈現結果 | — |
| 迴路增益 | 原報告未定義 | MC worst ≈ 64 dB heavy / ≈ 60 dB light | 1000-run MC | 僅呈現結果 | — |
| 增益頻寬積 | 原報告未定義 | MC worst ≈ 0.8 MHz heavy / ≈ 0.9 MHz light | 1000-run MC | 僅呈現結果 | — |
| Line regulation | 原報告未定義 | MC worst ≈ 0.4 mV/V | 1000-run MC | 僅呈現結果 | — |
| Load regulation | 原報告未定義 | MC worst ≈ 8 mV/A | 1000-run MC | 僅呈現結果 | — |
| 負載暫態 overshoot / undershoot | 原報告未定義 | MC worst ≈ 185 mV overshoot / ≈ 660 mV undershoot | 1000-run MC | 僅呈現結果 | — |
| PSR @ 1 kHz | 原報告未定義 | MC worst ≈ -36.2 dB heavy / ≈ -35.8 dB light | 1000-run MC | 僅呈現結果 | — |
| PSR @ 10 kHz | 原報告未定義 | MC worst ≈ -31.3 dB under both loads | 1000-run MC | 僅呈現結果 | — |
| 總功耗 | 原報告未定義 | MC worst ≈ 200 mW heavy / ≈ 1.7 mW light | 1000-run MC | 僅呈現結果 | 依原報告名稱呈現為 total power，不自行重新解讀成 quiescent power。 |
本頁目錄
視覺摘要
關鍵指標
- 操作條件
- 810
- 蒙地卡羅
- 1000
- 過衝改善
- 189 → 126 mV
- 重載最差相位裕度
- ≈ 55°
非蒙地卡羅
製程與不匹配樣本
有／無 TA 比較
視覺摘要
驗證涵蓋範圍
- 已執行DFC 增益峰化抑制
- 已執行TA 過衝改善
- 已執行810 組操作條件
- 已執行選定最差條件蒙地卡羅
- 後續驗證階段完整佈局與 PEX
- 本階段範圍外晶片量測
暫態加速器前後比較
負載暫態過衝
問題與設計目標
本專案以文獻提出的 DFC 架構為基礎，由我完成電路實作、小訊號與 PVT／Monte Carlo 驗證，並加入及迭代 transient accelerator（TA）路徑。工作重點是分析穩定度、暫態響應、功耗與電路複雜度之間的取捨。
我的貢獻
- 研讀 LDO compensation 與 gain-peaking 相關論文
- 建立傳統 LDO 與 DFC 架構的比較
- 分析 EA output pole、output pole、complex poles 與 damping factor
- 實作並模擬 DFC 與 gm-boosting 路徑
- 設計並模擬 constant-gm bias 與 Bandgap Reference
- 加入並修改 Transient Accelerator
- 比較有無 DFC，以及有無 TA 的 transient 與 AC performance
- 執行 810 組非 Monte Carlo operating conditions
- 在最差條件下執行 1000-run process＋mismatch Monte Carlo
- 分析 stability、gain、GBW、power、regulation、transient 與 PSR
- 整理 layout matching、common-centroid 與 physical-design 原則
架構與方法
- Error Amplifier／Gain Stages
- Pass Device
- VOUT
- Feedback
- DFC path：用於 damping control
- TA path：用於 transient acceleration
- Bias／reference blocks
設計與驗證方法
先比較傳統 LDO 與文獻中的 DFC 架構，分析 EA output pole、output pole、complex poles 和 damping factor，再實作 DFC、gm boosting、constant-gm bias 與 Bandgap Reference。加入 TA 後，比較有無 DFC 及有無 TA 的 AC／transient 行為；最後評估 810 組非 Monte Carlo operating conditions，並在選定的最差條件下執行 1000-sample process＋mismatch Monte Carlo。
設計時設定的 phase-margin 目標為大於 60°。此目標與後述 Monte Carlo 觀察分開呈現，不能把單一比較條件或近似值當成所有條件均通過的 signoff 結果。
本專題重新實作已發表的電路架構，並完成尺寸設計、整合及模擬驗證。下列圖片均為作者自行產生的模擬結果，不代表已發表架構為本專題原創。
DFC 穩定度與暫態證據
AC 比較呈現 damping-factor control 與迴路響應的關係；負載切換則呈現補償與未補償電路在該條件下的實際差異。
輕載迴路響應
負載暫態比較
設計挑戰與工程決策
案例 01
輕載 Gain Peaking 與穩定度下降
- 設計挑戰
沒有 DFC 時，輕載條件出現明顯 gain peaking，並在部分 load-transient 條件中產生震盪與很差的 phase margin。
- 根因判斷
輕載時 pass transistor 的 gm 降低，使相關複數共軛極點往較低頻率移動，並在交越頻率附近形成低阻尼 gain peaking，壓縮 phase margin。
- 設計處理
加入 damping-factor-control path，利用額外負增益路徑與補償電容提高複數共軛極點的阻尼，並依小訊號分析調整相關元件尺寸。
- 結果
DFC 明顯抑制 gain peaking，原本在特定輕載轉換條件出現的震盪也被消除。
- 取捨或下一步
Monte Carlo 下重載 phase margin 的最差觀察值仍約為 55°，低於原始大於 60° 的目標。因此此案例只能標示為已改善，不代表 all-condition pass 或 signoff。
案例 02
穩定度改善後的暫態 Overshoot
- 設計挑戰
加入 DFC 後穩定度獲得改善，但 load-transient overshoot／undershoot 仍然不理想。
- 根因判斷
Error amplifier 的有限頻寬無法在負載突然變化時快速充放 pass MOS gate，因此 pass device 的導通狀態調整不夠快。
- 設計處理
加入 Transient Accelerator，以 dynamic biasing 偵測 error-amplifier 支線變化，提供額外的瞬間 gate charging／discharging path。
- 結果
Load-transient overshoot 從約 189 mV 降至約 126 mV；undershoot 的改善則較有限。
- 取捨或下一步
Transient Accelerator 的部分放電路徑在穩態無法完全關閉，仍存在非理想漏電流，因此此案例維持「已改善」而非完全解決。
驗證結果
DFC 比較
- 未使用 DFC 的輕載比較條件，phase margin 為 −36.52°
- DFC 架構抑制了比較電路中觀察到的 gain peaking
- 這是單一比較條件，不代表所有 operating conditions 的結果
Transient Accelerator
- Load-transient overshoot 由 189 mV 改善至 126 mV
- 對 undershoot 的改善有限
- 測試條件：All Typical Case、Vin = 1.2 V、Temp = 50 °C
Transient accelerator 取捨
成對輸出曲線顯示 overshoot 明顯降低，但該條件下的 undershoot 響應仍十分接近。
Overshoot
Undershoot
條件掃描與 Monte Carlo
- 完成 810 組非 Monte Carlo operating conditions
- Monte Carlo 使用 1000 samples，並開啟 process 與 mismatch
- 電容、溫度與供應電壓採用非 Monte Carlo 掃描中選出的最差條件
- 重載 phase margin 最差值約 55°；輕載約 64°
- 重載 loop gain 最差值約 64 dB；輕載約 60 dB
- 重載 GBW 最差值約 800 kHz；輕載約 900 kHz
上述 Monte Carlo 數值均為約略觀察值，不是精確 signoff number。
代表性穩健度證據
此重載分布記錄模擬 phase-margin spread，作為專題研究證據，不代表所有條件均完成 signoff。
重載 phase margin
Bandgap reference robustness
此結果補充 bias／reference 實作在一個選定高供應電壓最差條件下的模擬分布，不代表所有條件均完成 signoff。
高供應電壓最差條件
工程洞見
- 原始 TA 放電路徑經過多級，反應太慢
- 簡化放電路徑後，控制增益與完全關閉能力不足
- TA 對 overshoot 改善明顯，但對 undershoot 的改善有限
- DFC、gm boosting 與 transient acceleration 必須和穩定度、功耗及面積共同評估
驗證邊界與限制
- 原先設定 phase margin 目標大於 60°，但重載 Monte Carlo 最差約 55°，未完全達標
- TA 存在穩態非理想電流或漏電問題
- DFC、gm boosting 與 TA 會增加電路複雜度、面積及功耗
- 尚未完成整體電路 layout、PEX 或晶片量測
- 不能宣稱所有 PVT／Monte Carlo 條件均達到全部規格
下一步重點
- 重新設計 TA 放電路徑
- 降低穩態漏電
- 恢復重載 phase-margin 裕量
- 共同最佳化穩定度、暫態響應、功耗與面積
- 完成 layout、extraction 與 post-layout verification
使用工具或工作流程
- Synopsys HSPICE