2026
2.4 GHz 疊接共源低雜訊放大器設計與穩健性分析
完成一個 2.4 GHz、180 nm CMOS、具源極退化的 cascode common-source LNA 之 schematic／pre-layout 設計與多層次驗證，並透過 45-case PVT 與分項 Monte Carlo 找出輸出匹配及偏壓／功耗穩健性的主要問題。
Quick Summary
30 秒專案摘要
- 專案目標
- 完成一個 2.4 GHz、180 nm CMOS、具源極退化的 cascode common-source LNA schematic／pre-layout 設計。45-case PVT 驗證中，S12、NF 與 input P1dB 均為 45/45，並進一步界定輸出匹配及偏壓／功耗穩健性的後續優化方向。
- 我的貢獻
- 建立 LNA 架構與 RF testbench、執行操作點與匹配設計，並完成 S-parameter、雜訊、線性度、穩定度及 PVT／Monte Carlo 分析。
- 最強已驗證結果
- S12、NF、P1dB · 穩健通過 · 各 45/45
- 主要限制／重新設計重點
- 目前的輸出網路尚未達到預定的輸出匹配目標；S22 在 45 組 PVT 條件中皆未達專案規格。分析結果已將問題定位於輸出阻抗轉換，因此下一版將重新定義實際負載並共同設計輸出匹配網路。
- 驗證層級
- Schematic
目標規格與最終結果
僅在原始報告明確定義驗收門檻時判定通過或未達標；未定義門檻的項目只呈現量測結果，不事後補定規格。
本表以 2026-06-25 最終 45-case PVT variant 為主要依據。補充 Monte Carlo 為不同指標的獨立 run，不代表同一組 correlated joint yield。
設計基準
- 製程
- UMC 180 nm CMOS
- 中心頻率
- 2.4 GHz
- 架構
- Cascode common-source LNA with inductive source degeneration
- 最終偏壓
- VG = 0.70 V
- 最終源極電感
- LS = 0.5 nH
- 主要驗證範圍
- 45-case PVT, pre-layout
目標規格與最終結果
| 指標 | 目標 | 結果 | 範圍 | 狀態 | 備註 |
|---|---|---|---|---|---|
| S11 @ 2.4 GHz（嚴格） | < -15 dB | -47.18 to -12.66 dB；37/45 pass | 45-case PVT | 部分通過 | 嚴格規格未達 robust；部分 corner 高於 -15 dB。 |
| S11 @ 2.4 GHz（放寬／ISM） | < -10 dB | 45/45 pass；ISM-band worst = -12.98 dB | 45-case PVT | 通過 | Pre-layout 可用，但補充 MC 顯示 margin 可能偏薄。 |
| S21 @ 2.4 GHz（嚴格） | 14 to 18 dB | 15.80 to 19.23 dB；27/45 pass | 45-case PVT | 部分通過 | 主要問題是 fast corner 增益超過 18 dB，而不是增益不足。 |
| S21 @ 2.4 GHz（放寬） | 12 to 20 dB | 15.80 to 19.23 dB；45/45 pass | 45-case PVT | 通過 | — |
| S12 @ 2.4 GHz | < -30 dB | -46.37 to -41.82 dB；45/45 pass | 45-case PVT | 通過 | Cascode reverse isolation 是本設計的強項之一。 |
| S22 @ 2.4 GHz | < -10 dB | -1.76 to -1.50 dB；0/45 pass | 45-case PVT | 未達標 | 屬於系統性的輸出匹配問題，不是單一 corner 問題。 |
| NF @ 2.4 GHz | PVT < 4 dB | 0.353 to 0.669 dB；45/45 pass | 45-case PVT, ideal pre-layout passives | 通過 | 未包含實際 spiral、pad、ESD、metal 與 substrate loss，結果偏樂觀。 |
| 1–3 GHz 最差 NF | < 3.5 dB | 0.885 to 1.579 dB；45/45 pass | 45-case PVT | 通過 | — |
| Input P1dB | > -15 dBm | -12.15 to -9.05 dBm；45/45 pass | 45-case PVT | 通過 | -10 dBm 是額外 stress target，不是正式 baseline spec。 |
| IIP3 | > -5 dBm | -4.49 to 0.96 dBm；45/45 preliminary pass | Selected Pin = -40 dBm average extraction | 初步結果 | IIP3 會隨輸入功率與萃取方法漂移，尚未完成統一 two-tone regression 驗證。 |
| 功耗 | 5 to 12 mW | 6.71 to 30.47 mW；10/45 pass | 45-case PVT | 未達標 | 固定 VG 造成電流對 process 與 temperature 高度敏感。 |
| 穩定度 | K > 1、|Delta| < 1、muS > 1、muL > 1 over 1–10 GHz | 45/45 pass；minimum K = 1.362；minimum muL = 1.0076 | Project-defined 1–10 GHz PVT check | 通過 | muL margin 偏薄，且這不等於包含 pad、package、PCB 與完整低頻範圍的工程級 signoff。 |
本頁目錄
視覺摘要
關鍵指標
- S12 @ 2.4 GHz
- −46.37…−41.82 dB
- NF @ 2.4 GHz
- 0.353…0.669 dB
- 1–3 GHz 最差 NF
- 0.885…1.579 dB
- 輸入 P1dB
- −12.15…−9.05 dBm
45/45 通過
45/45 通過
45/45 通過
45/45 通過
視覺摘要
驗證涵蓋範圍
穩健通過
- S12、NF、P1dB各 45/45
部分達標
- S1137/45
- S2127/45
- 功耗目標10/45
待重新設計
- S220/45
後續驗證階段
- 佈局／PEX／EM
45 組 PVT 驗證摘要
S12
NF
P1dB
S11
S21
S22
功耗
問題與設計目標
本專案完成 2.4 GHz、180 nm CMOS、具源極退化的 cascode common-source LNA schematic／pre-layout 設計與多層次驗證。45-case PVT 與分項 Monte Carlo 用來區分 variation-sensitive behavior 和 structural failure，最後確認輸出匹配及偏壓／功耗穩健性仍是主要未解問題。
我的貢獻
- 建立 cascode common-source LNA 與 source-degeneration 輸入匹配架構
- 執行器件 operating-point sizing
- 建立與除錯 HSPICE RF testbenches
- 調整 input matching
- 萃取 S-parameters、noise figure、P1dB 與初步 IIP3
- 執行 two-port stability 分析
- 執行 45-case PVT 與分項 Monte Carlo
- 區分不同 netlist／workbook 版本並進行數據稽核
- 根據 variation 與 structural failure 進行 root-cause analysis
架構與方法
- RF Input
- Input Matching／LG
- Common-Source M1 with LS
- Cascode M2
- Resonant Load／Output Interface
- RF Output
設計與驗證方法
流程由 operating-point sizing、HSPICE RF testbench 建立與除錯開始，接著調整 input matching，萃取 S-parameters、noise figure、P1dB 與初步 IIP3，並執行 two-port stability、45-case PVT 與各指標分開的 Monte Carlo。
結果以不同版本與模擬層級分開解讀。45-case PVT 不是與分項 Monte Carlo 合併後的單一 joint yield；IIP3 也只屬於初步萃取。
代表性 RF 穩健度證據
分項 Monte Carlo 分布呈現特定條件下 input matching 與 forward gain 的離散情形，並與 45-case PVT 表格分開解讀。
2.4 GHz 輸入匹配
2.4 GHz 前向增益
設計挑戰與工程決策
案例 01
初版輸入匹配不足
- 設計挑戰
第一版在 2.4 GHz 的 S11 約為 −9.79 dB，未達嚴格輸入匹配目標。
- 根因判斷
輸入阻抗的實部與虛部同時受到 gm／Cgs、source-degeneration inductor LS、gate inductor LG 與 input resonance position 影響。LG 主要調整輸入虛部與 resonance notch；LS 同時影響輸入實部、local feedback、gain、noise 與 linearity。
- 設計處理
透過 operating-point sizing，以及 LG／LS 的聯合調整，重新設定輸入匹配與共振位置。
- 結果
歷史 baseline nominal S11 從約 −9.79 dB 改善至約 −25.08 dB。最終 PVT variant 中，relaxed S11 為 45/45，strict S11 為 37/45。
- 取捨或下一步
Supplemental Monte Carlo 的 band-worst margin 很薄；spiral Q、pad／ESD、routing parasitic、package 與 PEX 都可能移動共振位置，因此 layout 後仍需重新調整 LG／LS。最漂亮的 nominal 數值不代表 robust pass。
案例 02
SS Corner 下 IIP3 不足與 Weak-Inversion 偏壓問題
- 設計挑戰
在 SS process corner 下，初版 LNA 的 IIP3 不夠高。
- 根因判斷
對本設計在 SS corner、既有偏壓與 RF swing 的實際觀察而言，原本 gate bias 使主要 RF transistor 的 overdrive 不足，操作點過度偏向 weak inversion。較低 drain current、受限的 available gm 與 large-signal headroom，以及對 device nonlinear behavior 的敏感度，使 IIP3 表現不足；這不是對所有 weak-inversion 設計的普遍結論。
- 設計處理
提高 gate-bias voltage VG，使主要 transistor 的 overdrive 增加，將 operating point 移向較合適的 moderate／stronger inversion region。
- 結果
SS-corner IIP3 獲得改善。沒有推定未記錄的 before／after IIP3 數值；最終 IIP3 仍維持 preliminary、extraction-method sensitive，且受 input-power range 影響的定位。
- 取捨或下一步
提高 VG 同時增加 drain current、power、gm 與 gain，對 fast／high-VDD corner 形成額外壓力。因此此 SS-corner 改善直接延伸成 Case 4 的 fixed-bias robustness 問題。
案例 03
S22 輸出匹配的結構性失敗
- 設計挑戰
S22 從初版開始就明顯未達標；最終 PVT 為 0/45，分項 Monte Carlo 為 0/1000。
- 根因判斷
原本 resonant output tank 可以將 drain current 轉成 RF voltage gain，但沒有實作從高阻 drain／tank node 到 50-ohm port 的 impedance transformation。因此這是 systematic architecture issue，不是 process corner 或輕微元件調整可以解決的問題。
- 設計處理
目前已找出根因，但尚未完成新的 output-matching architecture。
- 結果
Gain、S12 與 NF 可以表現良好，但 S22 仍是主要 formal blocker；resonant load 不等同已通過的 50-ohm matching。
- 取捨或下一步
- 若需要對外 50 ohm，加入 L-match、transformer 或 buffer。
- 若直接驅動 mixer gate，則與實際 mixer input impedance co-design。
案例 04
固定偏壓造成的功耗與增益變異
- 設計挑戰
最終 strict S21 只有 27/45 通過，power 只有 10/45 通過。fast／cold／high-VDD corner 的主要問題是 gain、current 與 power 過高，而不是低增益。
- 根因判斷
為改善 SS-corner operating point 與 IIP3，設計過程提高了 VG；但固定 gate-bias voltage 使 transistor overdrive 與 drain current 對 process、temperature 與 supply voltage 高度敏感。因此提高 VG 雖改善 slow-corner IIP3，卻增加 fast-corner power 與 gain upper-limit failure。
- 設計處理
分析後確認不能只再次把 VG 往下調，因為這可能重新傷害 SS／slow-corner gain、IIP3、NF、P1dB 與 input-match real term。
- 結果
目前已確認 SS-corner IIP3 不足、strict S21 upper-limit failure 與 power spread 並非完全獨立，而是共同受到 bias operating point 與 PVT sensitivity 影響；下一版 bias redesign 尚未完成。
- 取捨或下一步
下一版應建立較穩定的 current／bias reference，而不是只依賴固定 VG，再共同調整：
- Device sizing
- Bias current
- LG／LS
- Output loading
- Linearity
- Gain upper limit
- Power budget
驗證結果
Reverse isolation（45-case PVT）
- S12 @ 2.4 GHz
- 45／45 cases
- Range：−46.37 至 −41.82 dB
寬頻 reverse-isolation 證據
此 frequency sweep 補充 2.4 GHz 摘要，呈現 reverse isolation 在模擬頻率範圍與不同條件下的變化；它不代表獨立的 stability 或 post-layout signoff。
S12 frequency sweep
Noise figure（pre-layout）
- NF @ 2.4 GHz：45／45 cases
- Range：0.353 至 0.669 dB
- 此為使用理想被動元件的 pre-layout result；實際 post-layout NF 預期會更差
Broadband noise result（45-case PVT）
- 1 至 3 GHz 的 worst NF
- 45／45 cases
- Range：0.885 至 1.579 dB
Input P1dB（45-case PVT）
- 專案 baseline：大於 −15 dBm
- 45／45 cases
- Range：−12.15 至 −9.05 dBm
Project-defined stability（45-case PVT）
- 在專案定義的 1 至 10 GHz criterion 下為 45／45
- Minimum K = 1.362
- Minimum μL = 1.0076
- 這不代表 unconditional wideband 或 post-layout signoff
雜訊、壓縮與輸出匹配證據
三張分布分別記錄低雜訊表現、壓縮相關增益，以及輸出匹配的結構性 blocker。
2.4 GHz noise figure
壓縮相關增益
輸出匹配 blocker
S22 圖刻意作為 blocker 呈現，不被描述成已通過的穩健度結果。
工程洞見
- 釐清 input matching、gain tank 與 output impedance transformation 的差異
- 區分不同 netlist／workbook 版本，避免把不同模擬層級混成同一套結果
- 確認固定偏壓造成的 process／temperature 功耗變異
- 將 IIP3 定位為會受輸入功率和 fitting method 影響的初步萃取
- 分離 variation-sensitive behavior 與 structural output-matching failure
驗證邊界與限制
- S22 在 45 個 PVT case 中為 0／45，範圍 −1.76 至 −1.50 dB，是主要結構性 blocker
- 5–12 mW 功耗目標只有 10／45 通過，範圍 6.71–30.47 mW
- S11 嚴格規格只有 37／45 通過
- S21 嚴格規格只有 27／45 通過
- IIP3 僅完成初步萃取，結果會受到輸入功率與 fitting 方法影響
- 0.1–1 GHz 區域仍有低頻穩定性風險
- 尚未包含真實 spiral inductor、pad、ESD、routing parasitic、package 或 EM effect
- 尚未完成 layout、DRC、LVS、PEX 或 silicon validation
下一步重點
- 定義實際 output load
- 若需要 50-ohm 輸出，加入適當的 impedance transformation
- 穩定 process 與 temperature 變化下的 bias current
- 共同重新最佳化 LG、LS、bias、gain 與 output matching
- 使用真實 source／load 與 parasitic network 重新檢查 wideband stability
- 完成 layout、PEX 與 EM-aware verification
使用工具或工作流程
- Synopsys HSPICE